.: Descripción

Este integrado es un doble flip-flop tipo D, en la figura siguiente se puede observar la disposición de terminales y la tabla de verdad correspondiente, numerada de 1 a 6 para interpretar con mayor claridad el análisis de la misma...

    

• 1 : En este renglón las entradas están todas en "0"; la transición en sentido positivo del pulso de reloj, no tiene efecto en las salidas, por lo que la salida Q se mantiene en 0 y -Q en 1.

• 2 : Con las entradas Set y Reset a potencial 0 y el dato a 1, si en la entrada reloj se presente un pulso de transición positiva el Flip-Flop cambia de estado y se mantiene en él, aun después de desaparecer dicho pulso.

• 3 : Si el pulso de reloj es de transición negativa, aunque las entradas Set y Reset estén a 0, no conmutará independientemente del nivel de la entrada Dato, que puede ser 1 o 0, ya que sólo lo hace en la transición positiva.

• 4 : En este caso x en la entrada de Reloj y Dato significan que es irrelevante el nivel que tengan ya que al estar a 1 la entrada Reset, el Flip-Flop no producirá ningún cambio.

• 5 : No tiene importancia la polaridad de las entradas de Reloj y Dato, ya que el cambio de estado se produce llevando Set a 1, y se mantendrá en él aunque esta entrada vuelva a 0. Sólo se volverá al estado anterior (reposo) llevando momentáneamente la entrada Reset a 1.

• 6 : Esta es una situación en la cual continúa funcionando como R-S, pero con la particularidad de ser seguidor de la señal presente en la entrada Set. Sigue sin tener importancia los niveles de Reloj y Dato. Al llevar el Set a 1, la salida -Q cambia también a 1, pero no lo hace la Salida Q, con lo que no se obtienen los estados complementarios; la salida Q se mantendrá a 1 todo el tiempo que esté a 1 la entrada Set, en cuanto esta entrada vuelva a 0 la salida Q también volverá a 0, esto es así porque la entrada Reset está a nivel 1, y como ya sabemos con positivo en este terminal el Flip-Flop se mantiene en estado de reposo.

.: Circuitos prácticos:

A continuación se describe un circuito general que verifica el funcionamiento del Flip-Flop según su tabla de verdad.

Los cables de prueba son los que estas con líneas de puntos. Los pulsos de la entrada de reloj (CL) se simulan mediante la conexión y desconexión del cable de prueba del terminal 3, (Masa (0) - Flanco de descenso, Vcc (1) - flanco de ascenso).

.: Contador Divisor por dos y/o Llave Oscilante I:

En este caso a modo de ejemplo se estableció 10kHz, con lo que se obtiene a la salida Q : 5kHz.

La llave oscilante o vaivén, cambia de estado con cada pulso de flanco ascendente en la entrada Reloj, en el primero se pone a uno, en el segundo se pone a cero.

    

.: Contador Divisor por dos y/o Llave Oscilante II:

Se obtiene el mismo efecto que en el caso anterior pero con dos señales de control una para la puesta a 1 y otra de las mismas características para la puesta a 0.

   

En "A" se trabaja para la puesta a 1 con la entrada de Reloj, y para la puesta a 0 con Reset. Se requiere que la entrada Dato se encuentre en 1.

En "B" se utiliza como un clásico FF R-S, es decir la entrada Set para la puesta a 1 y la entrada Reset para la puesta a 0. Las entradas de Reloj y Dato, en este caso son irrelevantes, es como si no existieran, por lo tanto no tiene importancia el nivel en ellas, en este caso se conectaron a masa para no dejarlas al aire, si estarían a VCC daría igual.

.: Flip-Flop Conectado como Monoestable:

Para realizar un monoestable con este integrado solo se requiere de una Resistencia, un Diodo y un Capacitor. También en este caso se puede operar desde las entradas Reloj o Set y se obtendrán los mismos resultados.

       

En "A" es operado con la entrada Reloj.

En "B" es operado desde la entrada Set.

En ambos casos un pulso de transición positiva produce el cambio o puesta a 1, con lo cual la salida Q pasa al estado alto. A partir de este instante, el capacitor conectado en Reset comienza a cargarse. Cuando la magnitud de la tensión de carga supera el estado intermedio, actúa la entrada Reset y produce un nuevo cambio que lo pone en estado de reposo nuevamente. La duración del pulso de salida lo determina la red R-C. El diodo se conecta para sacarlo rápidamente del estado intermedio una vez producida la vuelta a 0. Durante la carga del capacitor se encuentra en oposición a la corriente, pero una vez que la salida Q vuelve a 0, queda en directo para la carga obtenida y lleva este potencial a 0 casi instantáneamente.